閘極雙極接面電晶體、記憶體陣列及形成閘極雙極接面電晶體之方法 GATED BIPOLAR JUNCTION TRANSISTORS, MEMORY ARRAYS, AND METHODS OF FORMING GATED BIPOLAR JUNCTION TR
申請人· 美光科技公司 MICRON TECHNOLOGY, INC. 美國 US


專利信息

專利名稱 閘極雙極接面電晶體、記憶體陣列及形成閘極雙極接面電晶體之方法
公告號 I517357
公告日 2016/01/11
證書號 I517357
申請號 2012/02/29
國際專利分類號
公報卷期 43-02
發明人 吉普塔 雷賈席N GUPTA, RAJESH N.; 奈馬帝 菲力德 NEMATI, FARID; 羅賓斯 史考特T ROBINS, SCOTT T.
申請人 美光科技公司 MICRON TECHNOLOGY, INC. 美國 US
代理人 陳長文
優先權 美國 13/037,642 20110301
參考文獻 US6940761B2; US7151024B1; US7180135B1; US2006/0124974A1; US2007/0012945A1
審查人員 李景松

專利摘要

一些實施例包含閘極雙極接面電晶體。該等電晶體可包含介於一集極區域與一射極區域之間之一基極區域;一基極-集極(B-C)接面處於該基極區域與該集極區域之一界面上,且一基極-射極(B-E)接面處於該基極區域與該射極區域之一界面上。該等電晶體在該基極區域、該射極區域及該集極區域之一者或多者內可包含具有至少1.2 eV之一能隙之材料。該等閘極電晶體可包含一閘極,該閘極沿著該基極區域且藉由介電材料而與該基極區域隔開,該閘極不與該B-C接面或該B-E接面重疊。一些實施例包含含有閘極雙極接面電晶體之記憶體陣列。一些實施例包含形成閘極雙極接面電晶體之方法。


專利範圍

1.一種半導體構造,其包括:一閘極雙極接面電晶體,其包含:一基極區域,其介於一集極區域與一射極區域之間;一基極-集極(B-C)接面處於該基極區域與該集極區域之一界面上;一基極-射極(B-E)接面處於該基極區域與該射極區域之一界面上;該基極區域、該集極區域及該射極區域之至少一者之至少部分包括具有至少1.2eV之一能隙之一寬能隙材料;及一閘極,其沿著該基極區域且藉由介電材料而與該基極區域隔開;該閘極不與該B-C接面或該B-E接面重疊。 2.如請求項1之半導體構造,其中該基極區域包括一第一摻雜物類型,且其中該射極區域及該集極區域包括與該第一摻雜物類型相反之一第二摻雜物類型。 3.如請求項1之半導體構造,其中該基極區域、該射極區域及該集極區域皆包括彼此相同之摻雜物類型,且其中該基極區域與該射極區域及該集極區域之任一者相比摻雜較輕。 4.如請求項1之半導體構造,其具有一操作模式,其中存在跨該B-E接面延伸之一B-E空乏區域,且其中存在跨該B-C接面延伸之一B-C空乏區域;該閘極不與該B-E空乏區域及該B-C空乏區域之任一者重疊。 5.如請求項4之半導體構造,其中該B-E空乏區域及該B-C空乏區域完全包含在具有至少1.2eV之該能隙之該寬能隙材料內。 6.如請求項5之半導體構造,其中該B-E空乏區域及該B-C空乏區域包含在彼此相同之一材料內。 7.如請求項5之半導體構造,其中該B-E空乏區域及該B-C空乏區域包含在彼此不同之材料內。 8.如請求項5之半導體構造,其中具有至少1.2eV之該能隙之該寬能隙材料完全跨該基極區域延伸。 9.如請求項1之半導體構造,其中具有至少1.2eV之該能隙之該寬能隙材料包括矽及碳。 10.如請求項1之半導體構造,其中該基極區域、該射極區域及該集極區域完全由一種或多種寬能隙材料組成,每一該一種或多種寬能隙材料具有至少1.2eV之一能隙。 11.如請求項10之半導體構造,其中該射極區域及該基極區域包括具有至少1.2eV之該能隙之一共同寬能隙材料。 12.如請求項10之半導體構造,其中該射極區域及該基極區域包括彼此不同之寬能隙材料,該寬能隙材料之每一者具有至少1.2eV之能隙。 13.如請求項10之半導體構造,其中該集極區域及該基極區域包括具有至少1.2eV之該能隙之一共同寬能隙材料。 14.如請求項10之半導體構造,其中該集極區域及該基極區域包括彼此不


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