記憶體元件及其製造方法 MEMORY DEVICE AND METHOD FOR FABRICATING THE SAME
申請人· 旺宏電子股份有限公司 MACRONIX INTERNATIONAL CO., LTD. 新竹市新竹科學工業園區力行路16號 TW


專利信息

專利名稱 記憶體元件及其製造方法
公告號 I517365
公告日 2016/01/11
證書號 I517365
申請號 2010/01/15
國際專利分類號
公報卷期 43-02
發明人 黃育峯 HUANG, YU FONG; 徐妙枝 HSU, MIAO CHIH; 陳冠復 CHEN, KUAN FU; 韓宗廷 HAN, TZUNG TING
申請人 旺宏電子股份有限公司 MACRONIX INTERNATIONAL CO., LTD. 新竹市新竹科學工業園區力行路16號 TW
代理人 詹銘文; 蕭錫清
優先權
參考文獻 US6943074B2
審查人員 黃本立

專利摘要

一種記憶體元件,其包括基底、導體層、電荷儲存層、多個隔離結構、多個第一摻雜區以及多個第二摻雜區。基底中具有多個溝渠。導體層配置在基底上且填入溝渠中。電荷儲存層配置在基底與導體層之間。隔離結構分別配置在相鄰兩溝渠之間的基底中。第一摻雜區分別配置在各隔離結構與各溝渠之間的基底上部中。第二摻雜區分別配置在溝渠底部的基底中,其中各隔離結構位於相鄰兩個第二摻雜區之間。


專利範圍

1.一種記憶體元件,包括:一基底,該基底中具有多個溝渠;一導體層,配置在該基底上且填入該些溝渠;一電荷儲存層,配置在該基底與該導體層之間;多個隔離結構,配置在該些溝渠之間的該基底中;多個第一摻雜區,分別配置在各該些隔離結構與各該些溝渠之間的該基底上部中;以及多個第二摻雜區,分別配置在該些溝渠底部的該基底中,其中各該些隔離結構位於相鄰兩個第二摻雜區之間。 2.如申請專利範圍第1項所述之記憶體元件,其中該些隔離結構的深度約介於0.15μm至0.35μm之間。 3.如申請專利範圍第1項所述之記憶體元件,其中該些隔離結構的寬度約介於0.005μm至0.03μm之間。 4.一種記憶體元件的製造方法,該方法包括:於一基底中形成多個隔離間隙和多個溝渠,該些隔離間隙與該些溝渠相鄰排列;於各該些隔離間隙中形成填滿該隔離間隙的一隔離結構;於該基底中形成多個第一摻雜區與多個第二摻雜區,該些第一摻雜區分別形成在各該些溝渠與各該些該隔離結構之間的該基底上部中,而該些第二摻雜區分別形成在該些溝渠底部的該基底中,其中各該些隔離結構位於相鄰兩個第二摻雜區之間;於該基底及該些溝渠的表面上形成一電荷儲存層;以及於該基底上形成一導體層,該導體層覆蓋該電荷儲存層且填滿該些溝渠。 5.如申請專利範圍第4項所述之記憶體元件的製造方法,其中該些隔離結構的深度會深於該些第二摻雜區的深度。 6.如申請專利範圍第4項所述之記憶體元件的製造方法,其中該些隔離結構的深度約介於0.15μm至0.35μm之間。 7.如申請專利範圍第4項所述之記憶體元件的製造方法,其中該些隔離結構的寬度約介於0.005μm至0.03μm之間。 8.一種記憶體元件,包括:一基底,具有多個第一部分與多個第二部分,各該些第一部分具有一第一高度之一第一上表面,各該些第二部分具有一第二高度之一第二上表面,其中該第一高度高於該第二高度;一導體層,配置在該基底上且覆蓋該第一上表面與該第二上表面;一電荷儲存層,配置在該基底與該導體層之間;多個隔離結構,分別配置在該基底的該些第一部分中;多個第一摻雜區,分別配置在該基底的該些第一部分中,且分別位於各該些隔離結構的上部兩側;以及多個第二摻雜區,分別配置在該基底的該些第二部分中,其中各該些隔離結構位於相鄰兩個第二摻雜區之間。 9.如申請專利範圍第8項所述之記憶體元件,其中該些隔離結構的深度會深於該些第二摻雜區的深度


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專利資訊及圖示來源: 中華民國專利資訊檢索系統