自動校正輸出緩衝器的驅動能力之裝置與方法 DEVICE OF SELF-CALIBRATION OF OUTPUT BUFFER DRIVING STRENGTH AND ITS METHOD
申請人· 旺宏電子股份有限公司 MACRONIX INTERNATIONAL CO., LTD. 新竹市新竹科學工業園區力行路16號 TW


專利信息

專利名稱 自動校正輸出緩衝器的驅動能力之裝置與方法
公告號 I517575
公告日 2016/01/11
證書號 I517575
申請號 2012/08/13
國際專利分類號
公報卷期 43-02
發明人 莊育盟 CHAUNG, YU MENG; 洪俊雄 HUNG, CHUN HSIUNG; 張坤龍 CHANG, KUEN LUNG; 陳耕暉 CHEN, KEN HUI
申請人 旺宏電子股份有限公司 MACRONIX INTERNATIONAL CO., LTD. 新竹市新竹科學工業園區力行路16號 TW
代理人 李貴敏
優先權
參考文獻 US5825219; US5923183; US6097219; US6380770B1
審查人員 陳臆聰

專利摘要

本發明揭露一種積體電路,包含一輸出緩衝器及一控制電路。此輸出緩衝器,具有一信號輸入、一信號輸出及一組控制輸入。該輸出緩衝器具有輸出緩衝延遲,且響應施加至該組控制輸入的控制信號而調整其驅動能力。此控制電路與該輸出緩衝器的該組控制輸入連接,該控制電路使用第一及第二時序信號產生該些控制信號,且包括一產生具有參考延遲的該第一時序信號之參考延遲電路,及一產生具有與該輸出緩衝延遲相關的延遲模擬的該第二時序信號之延遲模擬電路。


專利範圍

1.一種積體電路,包含:一輸出緩衝器,具有一信號輸入、一信號輸出及一組控制輸入,該輸出緩衝器具有輸出緩衝延遲,且響應施加至該組控制輸入的控制信號而調整其驅動能力;以及一控制電路與該輸出緩衝器的該組控制輸入連接,該控制電路使用第一及第二時序信號產生該些控制信號,且包括一參考延遲電路,該參考延遲電路產生具有參考延遲的該第一時序信號,且該參考延遲電路大致上對製程邊界、電壓、溫度(PVT)條件之至少一者不敏感,及一延遲模擬電路,該延遲模擬電路產生具有延遲模擬的該第二時序信號,該延遲模擬與根據該製程邊界、電壓、溫度(PVT)條件之至少一者在該輸出緩衝延遲所產生的改變對應而變動。 2.如申請專利範圍第1項之積體電路,其中:該參考延遲電路響應一參考信號以產生該具有參考延遲的該第一時序信號;該延遲模擬電路響應其輸入的該參考信號以在其輸出產生該具有延遲模擬的該第二時序信號。 3.如申請專利範圍第1項之積體電路,其中該控制信號具有第一值假如該第一時序信號相對於該第二時序信號是發生在介於一第一延遲臨界與一第二延遲臨界間的第一時間區間內,假如該第一時序信號相對於該第二時序信號是發生在早於該第一延遲臨界該控制信號具有第二值,假如該第一時序信號相對於該第二時序信號是發生在晚於該第二延遲臨界則該控制信號具有第三值。 4.如申請專利範圍第3項之積體電路,其中該控制電路包括:一延遲線,具有一輸入與該延遲模擬電路耦接,且具有一第一接頭與該第一延遲臨界對應及一第二接頭與該第二延遲臨界對應;以及邏輯與該延遲線的該第一接頭及該第二接頭耦接,且與該參考延遲電路耦接,該邏輯產生該控制信號。 5.如申請專利範圍第4項之積體電路,其中該邏輯包括:一第一儲存電路,具有一時鐘輸入終端與該參考延遲電路電性耦接以接收該第一時序信號,一資料輸入終端與該延遲線的該第一接頭電性耦接、及具有一輸出終端;一第二儲存電路,具有一時鐘輸入終端與該參考延遲電路電性耦接以接收該第一時序信號,一資料輸入終端與該延遲線的該第二接頭電性耦接、及具有一輸出終端;以及一解碼器與該第一儲存電路和該第二儲存電路的該輸出耦接以產生該控制信號。 6.如申請專利範圍第1項之積體電路,其中該控制電路指示該複數個時間區間中的一時間區間內之該第一時序信號相對於該第二時序信號發生的時間,且一邏輯響應該所指示的時間區間而產生該控制信號。 7.如申請專利範圍第6項之積體電


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專利資訊及圖示來源: 中華民國專利資訊檢索系統