具有工作週期校正及正交佈置的數位時脈佈置引擎裝置及方法 DIGITAL CLOCK PLACEMENT ENGINE APPARATUS AND METHOD WITH DUTY CYCLE CORRECTION AND QUADRATURE PLACE
申請人· 英特爾股份有限公司 INTEL CORPORATION 美國 US


專利信息

專利名稱 具有工作週期校正及正交佈置的數位時脈佈置引擎裝置及方法
公告號 I517585
公告日 2016/01/11
證書號 I517585
申請號 2012/11/29
國際專利分類號
公報卷期 43-02
發明人 戴桑 杰恩 DESAI, JAYEN J.; 佛蘭科姆 恩尼 FRANCOM, ERIN; 彼得 麥修 PETERS, MATTHEW
申請人 英特爾股份有限公司 INTEL CORPORATION 美國 US
代理人 林志剛
優先權 世界智慧財產權組織 PCT/US11/67953 20111229
參考文獻 US2009/0240970A1; US2011/0227618A1
審查人員 陳臆聰

專利摘要

一種數位時脈佈置引擎具有電路,其調整時脈信號之工作週期,並為資料取樣或其他操作之目的而調整該時脈信號之上升/下降邊緣之位置。在正向時控介面實施中,連同資料信號接收時脈信號,且該接收之時脈信號可因各種因素而失真。為了能夠正確取樣該接收之資料信號,該時脈佈置引擎產生具有置於/時控於該接收之時脈信號的該上升及該下降邊緣之間之上升及下降邊緣的恢復之時脈信號。


專利範圍

1.一種用於時脈佈置之裝置,包含:延遲線,經組配以接收時脈信號並輸出恢復之時脈信號,該延遲線具有延遲值,其可用以相對於該接收之時脈信號調整該恢復之時脈信號之至少一邊緣的時序;以及有限狀態機器(FSM),其耦合至該延遲線及經組配以產生碼,並提供該產生之碼至該延遲線以選擇該延遲值;測量結構之第一實例,其耦合至該延遲線及該FSM,並經組配以監控由該延遲線輸出之該恢復之時脈信號的工作週期,並提供第一輸出至代表該監控之工作週期的該FSM;以及該測量結構之第二實例,其耦合至該延遲線及該FSM,並經組配以監控相對於該接收之時脈信號之該恢復之時脈信號的邊緣佈置,並提供第二輸出至代表該監控之邊緣佈置的該FSM;其中,該FSM回應於該第一輸出及該第二輸出以產生該碼而提供至該延遲線以選擇該延遲值;以及其中,該測量結構包括第一多工器及第二多工器,經組配以接收該接收之時脈信號及該恢復之時脈信號之版本,且其中,該FSM進一步經組配以提供選擇信號至該第一多工器及該第二多工器而致能選擇該信號之特定版本進行評估。 2.如申請專利範圍第1項之裝置,其中,該延遲線經組配以使用該延遲值,以相對於該接收之時脈信號調整該恢復之時脈信號之上升邊緣及下降邊緣的時序。 3.如申請專利範圍第2項之裝置,其中:該延遲線經組配以使該恢復之時脈信號之該上升邊緣之時序發生於該接收之時脈信號之上升邊緣與該接收之時脈信號之立即下降邊緣之間之中間;以及該延遲線經組配以使該恢復之時脈信號之該下降邊緣之時序發生於該接收之時脈信號之該下降邊緣與該接收之時脈信號之立即上升邊緣之間之中間。 4.如申請專利範圍第1項之裝置,其中,該延遲線經組配以使用該延遲值將該恢復之時脈信號的工作週期調整至50%工作週期。 5.如申請專利範圍第1項之裝置,其中,該測量結構經組配以單獨評估該接收之時脈信號的版本,或評估該恢復之時脈信號及該恢復之時脈信號相互的版本,以分別產生該第一輸出及該第二輸出。 6.如申請專利範圍第1項之裝置,其中,該延遲線及該FSM形成部分正向時控介面實施。 7.如申請專利範圍第1項之裝置,其中,該FSM進一步經組配以接收凍結信號,並回應於該接收之凍結信號以儲存該產生之碼,其中,該FSM進一步經組配以實質上提供該儲存的產生之碼至該延遲線,以於省電模式之後致能該恢復之時脈信號的加快調整。 8.一種用於時脈佈置之方法,包含:藉由數位時脈佈置引


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專利資訊及圖示來源: 中華民國專利資訊檢索系統