內藏去耦合電容之半導體封裝構造 SEMICONDUCTOR PACKAGE WITH EMBEDDED DECOUPLING CAPACITORS
申請人· 力成科技股份有限公司 POWERTECH TECHNOLOGY INC. 新竹縣湖口鄉新竹工業區大同路26號 TW


專利信息

專利名稱 內藏去耦合電容之半導體封裝構造
公告號 I517354
公告日 2016/01/11
證書號 I517354
申請號 2014/02/25
國際專利分類號
公報卷期 43-02
發明人 潘吉良 PAN, CHI LIANG
申請人 力成科技股份有限公司 POWERTECH TECHNOLOGY INC. 新竹縣湖口鄉新竹工業區大同路26號 TW
代理人 許慶祥
優先權
參考文獻 TW200729362A; EP1104026A2; US2003/0008433A1; US2012/0080222A1; US2012/0118622A1
審查人員 陳俊宏

專利摘要

揭示一種內藏去耦合電容之半導體封裝構造,主要包含一線路基板、至少一晶片、複數個訊號接點、一晶片電源/接地面、一基板電源/接地面以及一介電黏晶材料。晶片電源/接地面形成於晶片之主動面上並包含晶片電源島塊與晶片接地島塊。基板電源/接地面形成於基板上並包含基板電源島塊與基板接地島塊,晶片電源島塊大體位置重疊於基板接地島塊,晶片接地島塊大體位置重疊於基板電源島塊,且晶片電源島塊與晶片接地島塊各具有一不對應之未重疊部。介電黏晶材料介設於晶片電源/接地面與基板電源/接地面之間,以構成內藏去耦合電容。


專利範圍

1.一種內藏去耦合電容之半導體封裝構造,包含:一線路基板,係具有一黏晶面與一接合面;一第一晶片,係設置於該線路基板之該黏晶面上,該第一晶片係具有一主動面以及複數個在該主動面之訊號電極;複數個訊號接點,係設置於該線路基板之該接合面,並且該第一晶片之該些訊號電極係藉由該線路基板之線路電性連接至該些訊號接點;一晶片電源/接地面,係形成於該第一晶片之該主動面上,該晶片電源/接地面係包含在同一平面並且以線路型態間隙間隔使其不互相連接之至少一晶片電源島塊與至少一晶片接地島塊;一基板電源/接地面,係形成於該線路基板之該黏晶面上,該基板電源/接地面係包含在同一平面並且以線路型態間隙間隔使其不互相連接之至少一基板電源島塊與至少一基板接地島塊,其中該晶片接地島塊係大體位置重疊於該基板電源島塊,該晶片電源島塊係大體位置重疊於該基板接地島塊,並且該晶片電源島塊係具有一不對應於該基板接地島塊之第一未重疊部,該晶片接地島塊係具有一不對應於該基板電源島塊之第二未重疊部;以及一介電黏晶材料,係介設於該晶片電源/接地面與該基板電源/接地面之間,以在該線路基板與該第一晶片之間構成複數個並排且貼近該第一晶片之內藏去耦合電容。 2.依據申請專利範圍第1項所述之內藏去耦合電容之半導體封裝構造,其中該晶片電源/接地面係不包含連接至該些訊號電極之獨立線路。 3.依據申請專利範圍第1項所述之內藏去耦合電容之半導體封裝構造,其中該第一晶片係具有至少一電源/接地電極,其係電性連接至該晶片電源/接地面對應之該晶片電源島塊或該晶片接地島塊。 4.依據申請專利範圍第1、2或3項所述之內藏去耦合電容之半導體封裝構造,另包含有:至少一電源導電凸塊,係設置於該第一未重疊部,以導接至該基板電源島塊;以及至少一接地導電凸塊,係設置於該第二未重疊部,以導接至該基板接地島塊。 5.依據申請專利範圍第4項所述之內藏去耦合電容之半導體封裝構造,其中該基板電源島塊供接合該電源導電凸塊之區域係為一第一突出部,該基板接地島塊供接合該接地導電凸塊之區域係為一第二突出部。 6.依據申請專利範圍第4項所述之內藏去耦合電容之半導體封裝構造,另包含有複數個訊號導電凸塊,係設置於該些訊號電極,以導接至該線路基板之線路。 7.依據申請專利範圍第4項所述之內藏去耦合電容之半導體封裝構造,另包含有複數個銲線,並且該線路基板係具有一窗口,該些銲線係經由該窗口電性連接


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