取樣電路及主從正反器 SAMPLING CIRCUIT AND MASTER-SLAVE FLIP-FLOP
申請人· 國立交通大學 NATIONAL CHIAO TUNG UNIVERSITY 新竹市大學路1001號 TW


專利信息

專利名稱 取樣電路及主從正反器
公告號 I517584
公告日 2016/01/11
證書號 I517584
申請號 2014/09/03
國際專利分類號
公報卷期 43-02
發明人 周世傑 JOU, SHYH-JYE; 楊家驤 YANG, CHIA-HSIANG; 劉瑋昌 LIU, WEI-CHANG; 羅其偉 LO, CHI-WEI; 詹慶達 CHAN, CHING-DA
申請人 國立交通大學 NATIONAL CHIAO TUNG UNIVERSITY 新竹市大學路1001號 TW
代理人 蔡朝安
優先權
參考文獻 US6630853B1; US7409631B2; US7427875B2; US8222943B2; US8291363B2; 2012年06月06日公開文件Jani Mäkipää , Matthew J. Turnquist “Timing-Error Detection Design Considerations in Subthreshold: An 8-bit Microprocessor in 65 nm CMOS” J. Low Power Electron. Appl. 2012, 2, 180-196
審查人員 蘇齊賢

專利摘要

一種取樣電路包含一第一閂鎖、一第二閂鎖以及一訊號轉換偵測器。第一閂鎖設置於一邏輯電路之上游側。第二閂鎖設置於邏輯電路之下游側。第一閂鎖以及第二閂鎖分別依據一參考時脈以及一控制時脈所產生之一觸發時脈切換至彼此狀態相反之一鎖定狀態或一穿透狀態。訊號轉換偵測器用以偵測邏輯電路所輸出之訊號是否錯誤,並輸出相對應之控制時脈。上述之取樣電路可在發生時序錯誤時延遲切換第二閂鎖至鎖定狀態以及切換第一閂鎖至穿透狀態,以正確取樣。


專利範圍

1.一種取樣電路,包含:一第一閂鎖,其設置於一邏輯電路之上游側,用以接受一第一輸入訊號以及輸出一第一輸出訊號至該邏輯電路,其中該第一閂鎖是依據一參考時脈以及一控制時脈所產生之一第一觸發時脈切換至一鎖定狀態或一穿透狀態;一第二閂鎖,其設置於該邏輯電路之下游側,用以接受該邏輯電路所輸出之一第二輸入訊號以及輸出一第二輸出訊號,其中該第二閂鎖是依據該參考時脈以及該控制時脈所產生之一第二觸發時脈切換至一鎖定狀態或一穿透狀態,且該第二閂鎖以及該第一閂鎖之狀態彼此相反;以及一訊號轉換偵測器,其與該邏輯電路電性連接,用以偵測該邏輯電路所輸出之該第二輸入訊號是否錯誤,並輸出相對應之該控制時脈,其中該第二輸入訊號發生錯誤且該參考時脈為一取樣準位時,該控制時脈導致該第一閂鎖為該鎖定狀態,且該第二閂鎖為該穿透狀態。 2.如請求項1所述之取樣電路,更包含:一及閘,其接受該參考時脈以及該控制時脈並輸出該第一觸發時脈至該第一閂鎖;以及一反及閘,其接受該參考時脈以及該控制時脈並輸出該第二觸發時脈至該第二閂鎖。 3.如請求項1所述之取樣電路,更包含:一第三閂鎖,其設置於該第一閂鎖之上游側,並與該第一閂鎖組成一主從正反器,其中該第三閂鎖是依據該參考時脈切換至一鎖定狀態或一穿透狀態,且該第一閂鎖之狀態切換至與該第三閂鎖之狀態彼此相反之時間等於或晚於該第三閂鎖之切換狀態時間。 4.如請求項1所述之取樣電路,更包含:一第四閂鎖,其設置於該第二閂鎖之下游側,並與該第二閂鎖組成一主從正反器,其中該第四閂鎖是依據該參考時脈切換至一鎖定狀態或一穿透狀態,且該第二閂鎖之狀態切換至與該第四閂鎖之狀態彼此相反之時間等於或晚於該第四閂鎖之切換狀態時間。 5.如請求項1所述之取樣電路,更包含:一第四閂鎖,其設置於該第二閂鎖之下游側,並與該第二閂鎖組成一主從正反器,其中第四閂鎖是依據該參考時脈以及下一級該訊號轉換偵測器偵測同級之該邏輯電路所輸出之該控制時脈所產生之一第三觸發時脈切換至一鎖定狀態或一穿透狀態。 6.如請求項5所述之取樣電路,更包含:一反及閘,其接受該參考時脈以及該控制時脈並輸出該第二觸發時脈至該第二閂鎖;以及一及閘,其接受該參考時脈以及下一級該控制時脈並輸出該第三觸發時脈至該第四閂鎖。 7.一種主從正反器,包含:一主閂鎖;一從閂鎖,其設置於該主閂鎖之下游側,其中該主閂鎖接受一邏輯電路所輸出之一輸入訊號或該從閂鎖輸


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