非重疊時脈產生器 NON-OVERLAPPING CLOCK GENERATOR
申請人· 晨星半導體股份有限公司 MSTAR SEMICONDUCTOR, INC 新竹縣竹北市台元街26號4樓之1 TW


專利信息

專利名稱 非重疊時脈產生器
公告號 I517586
公告日 2016/01/11
證書號 I517586
申請號 2013/03/01
國際專利分類號
公報卷期 43-02
發明人 歐圖 史蒂芬 ALLOTT, STEPHEN; 麥可 湯瑪士 MCKAY, THOMAS
申請人 晨星半導體股份有限公司 MSTAR SEMICONDUCTOR, INC 新竹縣竹北市台元街26號4樓之1 TW
代理人 祁明輝; 林素華; 涂綺玲
優先權 美國 13/493,114 20120611
參考文獻 US6023179; US2006/0055443A1
審查人員 陳明德

專利摘要

本發明所提供之非重疊時脈產生器包含N個串接之脈衝產生模組及一致能模組。每一脈衝產生模組具有一輸入端、一致能端及一輸出端,且每一脈衝產生模組之該輸入端係耦接至另一脈衝產生模組之該輸出端。對每一脈衝產生模組來說,當該輸入端之一輸入信號具有一高電壓準位,該致能模組透過該致能端控制該脈衝產生模組,將該輸入信號拉低為具有一低電壓準位,使該輸出端之一輸出信號被提升為具有該高電壓準位。


專利範圍

1.一種非重疊時脈產生器,包含:一第一組脈衝產生模組,包含N個串接之脈衝產生模組,其中之每一脈衝產生模組具有一輸入端、一致能端及一輸出端,N為大於1之整數,且每一脈衝產生模組之該輸入端係耦接至另一脈衝產生模組之該輸出端;以及一致能模組,用以提供每一致能端一致能信號;其中對每一脈衝產生模組來說,當該輸入端之一輸入信號具有一高電壓準位,該致能模組透過該致能端控制該脈衝產生模組,將該輸入信號拉低為一低電壓準位,使該輸出端之一輸出信號被提升為該高電壓準位;其中,該非重疊時脈產生器進一步包含一重置模組,用以將該等輸入端中之一輸入端重置為該高電壓準位,並將該等輸入端中之其他輸入端重置為該低電壓準位。 2.如申請專利範圍第1項所述之非重疊時脈產生器,其中N為偶數,該致能模組提供一第一致能信號至該第一組脈衝產生模組中之第奇數個脈衝產生模組,並提供一第二致能信號至該第一組脈衝產生模組中之第偶數個脈衝產生模組,該第一致能信號之相位不同於該第二致能信號之相位。 3.如申請專利範圍第2項所述之非重疊時脈產生器,其中該第一致能信號與該第二致能信號之工作週期分別實質為50%。 4.如申請專利範圍第2項所述之非重疊時脈產生器,其中該第二致能信號相對於該第一致能信號,為振幅上之一反相信號。 5.如申請專利範圍第1項所述之非重疊時脈產生器,其中該致能模組係藉由改變該第一組脈衝產生模組中之一第一脈衝產生模組之該致能信號,或是改變與該第一脈衝產生模組相鄰之一第二脈衝產生模組之該致能信號,來調整該第一脈衝產生模組之該輸出端所產生之該輸出信號之工作週期。 6.如申請專利範圍第1項所述之非重疊時脈產生器,其中該第一組脈衝產生模組之該等輸出信號中之一個或多個輸出信號被選為該非重疊時脈產生器之輸出信號。 7.如申請專利範圍第1項所述之非重疊時脈產生器,其中該第一組脈衝產生模組中之至少一脈衝產生模組包含:一第一NMOS電晶體,其閘極連接至該輸入端,其源極連接至一接地端;一第一PMOS電晶體,其閘極連接至該輸入端,其源極連接至一供電端,其汲極連接至一第一中間點;一第二NMOS電晶體,其閘極連接至該致能端,其源極連接至該第一NMOS電晶體之汲極,其汲極連接至該第一中間點;一第二PMOS電晶體,其閘極連接至該第一中間點,其源極連接至該供電端,其汲極連接至一第二中間點;一第三NMOS電晶體,其閘極連接至該第二中間點,其源極


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