在半導體晶粒中用於減緩應力的路由層 A ROUTING LAYER FOR MITIGATING STRESS IN A SEMICONDUCTOR DIE
申請人· ATI科技ULC公司 ATI TECHNOLOGIES ULC 加拿大 CA


專利信息

專利名稱 在半導體晶粒中用於減緩應力的路由層
公告號 I517323
公告日 2016/01/11
證書號 I517323
申請號 2010/09/10
國際專利分類號
公報卷期 43-02
發明人 塔巴西歐 羅登 TOPACIO, RODEN; 汪 葛瑞爾 WONG, GABRIEL
申請人 ATI科技ULC公司 ATI TECHNOLOGIES ULC 加拿大 CA
代理人 洪武雄; 陳昭誠
優先權 美國 12/604,584 20091023
參考文獻 US6118180; US6465886B1; US2004/0046250A1; US2009/0096094A1
審查人員 修宇鋒

專利摘要

本發明提供一種使用於半導體晶粒之路由層。該路由層包含;複數個銲墊,係用於附接銲錫凸塊;接合銲墊,係經接合至具有積體電路之晶粒之凸塊銲墊;以及複數個跡線,係將接合銲墊互連至銲墊。該路由層係形成於介電材料層上。該路由層包含至少局部包圍一些銲墊之導電跡線,以便吸收來自附接至該等銲墊之銲錫凸塊之應力。包圍銲墊的部分跡線保護靠近該等銲錫凸塊之部份下層介電材料免於受到應力。


專利範圍

1.一種半導體晶粒,包括:i)積體電路,係形成於一塊半導體晶圓之一個表面上;ii)互連至該積體電路的複數個輸入/輸出(I/O)墊;iii)路由層,包括:介電層,係形成於該一個表面上;以及複數個導電跡線,係形成於該介電層上,各該導電跡線延伸於該等I/O墊其中一者與形成於該介電層上之複數個凸塊銲墊其中一者之間;iv)複數個凸塊底層金屬(UBMs),個別包括:頂部表面,用於附接複數個銲錫凸塊各者;以及底部接觸表面,係小於該頂部表面,且與該複數個凸塊銲墊各者實體接觸;位於該路由層之複數個應力緩衝區、各該應力緩衝區劃線UBM及包括實體接觸至少一個之該經劃線的UBM的該凸塊銲墊;以及v)該等導電跡線通過靠近該凸塊銲墊且並未接觸該凸塊銲墊或該經劃線的UBM,以機械性加強靠近該等UBM之該路由層,其中,除了被該凸塊銲墊佔據的區域,該至少一個的該等導電跡線佔據該應力緩衝區30%至100%之間。 2.如申請專利範圍第1項所述之半導體晶粒,其中,如同凸塊銲墊具有與該應力緩衝區相同的區域,各該應力緩衝區提供實質上相同的應力保護。 3.如申請專利範圍第1項所述之半導體晶粒,其中,該路由層包括複數個導電跡線層,至少一個介電層將各該導電跡線層與該複數個導電跡線層之另一者分隔開。 4.如申請專利範圍第1項所述之半導體晶粒,其中,該至少一些該等導電跡線吸收來自對應的該等銲錫凸塊且起因於該半導體晶粒與該等銲錫凸塊所附接之基板的熱膨脹係數不匹配所產生的應力。 5.如申請專利範圍第1項所述之半導體晶粒,其中,該至少一些該等導電跡線包括電源跡線、接地跡線、以及信號跡線之其中一者。 6.如申請專利範圍第1項所述之半導體晶粒,其中,各該應力緩衝區具有大於或等於該經劃線的之頂部表面之平均半徑RUBM之半徑Rarea的圓形區域。 7.如申請專利範圍第1項所述之半導體晶粒,其中,內切於各該凸塊銲墊之圓形的直徑係大約50微米。 8.如申請專利範圍第7項所述之半導體晶粒,其中,內切於各該UBM之頂部表面之圓形的直徑係介於80微米,而內切於各該UBM之底部接觸表面之圓形的直徑係大約46微米。 9.如申請專利範圍第8項所述之半導體晶粒,其中,各該導電跡線之寬度係大約12微米。 10.如申請專利範圍第4項所述之半導體晶粒,其中,該晶粒係利用覆晶附接而附接至該基板。 11.如申請專利範圍第1項所述之半導體晶粒,其中,該半導體晶粒


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專利資訊及圖示來源: 中華民國專利資訊檢索系統