形成鐵電記憶體胞元之方法 A METHOD OF FORMING FERROELECTRIC MEMORY CELL
申請人· 華邦電子股份有限公司 WINBOND ELECTRONICS CORP. 新竹市新竹科學工業園區研新三路四號


專利信息

專利名稱 形成鐵電記憶體胞元之方法
公告號 200403814
公告日
證書號
申請號 2003/06/10
國際專利分類號
公報卷期 02-05
發明人 劉豪傑 LIU, HAOCHIEH
申請人 華邦電子股份有限公司 WINBOND ELECTRONICS CORP. 新竹市新竹科學工業園區研新三路四號
代理人 蔡清福
優先權 美國 10/165,961 20020611
參考文獻
審查人員

專利摘要

本發明係具有反向T形閘極堆疊之金屬-鐵電-金屬-隔離-半導體(MIFMIS)記憶體裝置,其可以僅利用一個字元線罩幕完成。這種金屬-鐵電-金屬-隔離-半導體(MFMIS)記憶體裝置之製作係利用一個字元線罩幕形成字元線、並利用邊襯形成一個反向T形閘極堆疊,因此可以相容於自我校準之蝕刻製程。


專利範圍

1.一種形成二鐵電裝置之方法,包括:利用一隔離區域,在一矽基底上形成至少一主動區域;在該至少一主動區域及該隔離區域上沈積複數層,其中,該複數層係包括一隔離層、一第一電極層、一鐵電層、一第二電極層、及一第一介電層;基於一字元線罩幕,蝕刻該複數層之至少一層,藉以形成一第一蝕刻層及一未蝕刻層;形成一第一邊襯,藉以定義該第一蝕刻層;基於該第一邊襯,蝕刻該未蝕刻層之至少一部分,藉以形成一第二蝕刻層;形成一第二邊襯,藉以定該第二蝕刻層;形成一中間介電層;在該中間介電層中開啟一接觸孔;以及形成一導電體,藉以填滿該接觸孔。 2.如申請專利範圍第1項所述之方法,更包括:摻雜該至少一主動區域及該隔離區域之一第一區域,其中,該第一區域係利用該第一邊襯決定。 3.如申請專利範圍第1項所述之方法,更包括:摻雜該至少一主動區域及該隔離區域之一第二區域,其中,該第二區域係利用該第二邊襯決定。 4.如申請專利範圍第1項所述之方法,更包括:沈積至少一額外介電層。 5.如申請專利範圍第4項所述之方法,其中,該至少一額外介電層係在沈積該中間介電層之前沈積。 6.如申請專利範圍第1項所述之方法,其中,蝕刻該字元線罩幕之該步驟係停止於該第一電極層。 7.如申請專利範圍第1項所述之方法,其中,蝕刻該字元罩幕之該步驟係停止於該鐵電層。 8.如申請專利範圍第1項所述之方法,其中,該第一邊襯係用以蝕刻該第一電極層。 9.如申請專利範圍第1項所述之方法,更包括:形成一接觸插塞。 10.如申請專利範圍第9項所述之方法,其中,形成該接觸插塞之該步驟係利用化學機械研磨法完成。 11.如申請專利範圍第9項所述之方法,其中,形成該接觸插塞之該步驟係利用蝕刻法完成。 12.如申請專利範圍第9項所述之方法,其中,該接觸插塞係包括一位元線插塞。 13.如申請專利範圍第12項所述之方法,更包括:耦接一位元線至該位元線插塞。 14.如申請專利範圍第9項所述之方法,其中,該接觸插塞係包括一源極線插塞。 15.如申請專利範圍第14項所述之方法,更包括:耦接一源極線至該源極線插塞。 16.如申請專利範圍第1項所述之方法,其中,該第一區域係淡摻雜。 17.如申請專利範圍第1項所述之方法,其中,該第二區域係濃摻雜。 18.如申請專利範圍第1項所述之方法,其中,開啟該接觸孔之該步驟係利用自我校準接觸方法完成。 19.如申請專利範圍第1項所述之方法,


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專利資訊及圖示來源: 中華民國專利資訊檢索系統