具有P頂層與N能階的半導體裝置及其製造方法 SEMICONDUCTOR DEVICE HAVING VARYING P-TOP AND N-GRADE REGIONS AND MANUFACTURING METHOD THEREOF
申請人· 旺宏電子股份有限公司 MACRONIX INTERNATIONAL CO., LTD. 新竹市新竹科學工業園區力行路16號 TW


專利信息

專利名稱 具有P頂層與N能階的半導體裝置及其製造方法
公告號 I517295
公告日 2016/01/11
證書號 I517295
申請號 2013/01/17
國際專利分類號
公報卷期 43-02
發明人 詹景琳 CHAN, CHING LIN; 林鎮元 LIN, CHEN YUAN; 林正基 LIN, CHENG CHI; 連士進 LIEN, SHIH CHIN
申請人 旺宏電子股份有限公司 MACRONIX INTERNATIONAL CO., LTD. 新竹市新竹科學工業園區力行路16號 TW
代理人 蔡清福
優先權
參考文獻 CN101752421A; US2011/0140201A1
審查人員 廖崑男

專利摘要

一種改良的半導體,其中N能階及P頂層由序列且分離設置的N型及P型擴散區段所定義。本發明也提供製造此半導體的方法。


專利範圍

1.一種半導體,包括:一P基板;一高電壓N井(HVNW),其設置於該P基板中;一第一P井,其形成於具有一第一P + 摻雜區的該P基板中;一第二P井,其形成於具有一第二P + 摻雜區的該HVNW中,其中該第二P + 摻雜區鄰近於一N + 摻雜源極區;以及一分離的N能階及P頂區,其設置於該HVNW中,其中該分離的N能階及P頂區具有由複數個N能階區段與複數個P頂區段交替排列所定義之一層或交叉排列所定義之多層。 2.如申請專利範圍第1項所述的半導體,其中該分離的N能階及P頂區包括二或多層以及該複數個P頂區段及複數個N能階區段在一崩潰交叉調整中。 3.如申請專利範圍第1項所述的半導體,其中該半導體為一橫向擴散金屬氧化物半導體(LDMOS)以及該HVNW具有一N + 摻雜汲極區。 4.如申請專利範圍第3項所述的半導體,其中在該HVNW的該複數個P頂區段中每一區段具有一深度以定義複數個深度、一寬度以定義複數個寬度以及一間隔距離以定義複數個間隔距離。 5.如申請專利範圍第4項所述的半導體,其中該複數個深度中每一個深度係相同。 6.如申請專利範圍第4項所述的半導體,其中該複數個深度的深度係遞增。 7.如申請專利範圍第4項所述的半導體,相較於其他有一連續P頂區設置於一連續N能階區下的LDMOS裝置,其中該複數個深度、複數個寬度以及複數個間隔距離,其在一汲極電壓的一導通電阻中至少減少11.6%,約1伏特。 8.如申請專利範圍第7項所述的半導體,其中該LDMOS裝置的一崩潰電壓與該其他LDMOS裝置的一崩潰電壓相同。 9.如申請專利範圍第3項所述的半導體,其中在該HVNW中的該複數個N能階區段具有一深度以定義複數個深度、一寬度以定義複數個寬度以及選自垂直鄰近P頂區段的一間隔距離以定義複數個間隔距離。 10.如申請專利範圍第9項所述的半導體,相較於其他有一連續P頂區設置於一連續N能階區下的LDMOS裝置,其中該複數個深度、複數個寬度以及複數個間隔距離,其在一汲極電壓的一導通電阻中至少減少11.6%,約1伏特。 11.如申請專利範圍第3項所述的半導體,更包括一場氧化隔離區設置於使一第一P + 摻雜區與一第二P + 摻雜區隔離,其中該第二P + 摻雜區鄰近於該N + 摻雜源極區以及該N + 摻雜汲極區。 12.如申請專利範圍第11項所述的半導體,更包括一閘極結構設置於該N + 摻雜源區域與該N


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專利資訊及圖示來源: 中華民國專利資訊檢索系統