位準移位電路以及利用位準移位電路之半導體裝置 LEVEL SHIFT CIRCUIT AND SEMICONDUCTOR DEVICE USING LEVEL SHIFT CIRCUIT
申請人· 力晶科技股份有限公司 POWERCHIP TECHNOLOGY CORPORATION 新竹市新竹科學工業園區力行一路12號 TW


專利信息

專利名稱 位準移位電路以及利用位準移位電路之半導體裝置
公告號 I517579
公告日 2016/01/11
證書號 I517579
申請號 2012/11/09
國際專利分類號
公報卷期 43-02
發明人 小川曉 OGAWA, AKIRA
申請人 力晶科技股份有限公司 POWERCHIP TECHNOLOGY CORPORATION 新竹市新竹科學工業園區力行一路12號 TW
代理人 洪澄文; 顏錦順
優先權 日本 2012-067561 20120323
參考文獻 TW496036B; TWM348427U; TWM350180U; US5559464; US5825205
審查人員 陳明德

專利摘要

一種位準移位電路,用以當具有一第一位準之一資料輸入信號儲存於一閂鎖後,透過一輸出反相器輸出具有一第二位準之一資料輸出信號,其中上述位準移位電路包括,一位準設定電路,當上述輸出資料信號具有一低電壓位準時,根據上述輸入資料信號的變化將上述輸出資料信號設定為一低電壓位準。上述電壓位準電路耦接至一輸出反相器之一輸出端,且具有一汲極以及一源極耦接至接地端之一NMOS電晶體,且其中當上述輸入資料信號為一高電壓位時,上述NMOS電晶體導通。


專利範圍

1.一種位準移位電路,用以當具有一第一位準之一資料輸入信號儲存於一閂鎖後,透過一輸出反相器輸出具有一第二位準之一資料輸出信號,其中上述位準移位電路包括:一位準設定電路,耦接至上述輸出反相器之一輸出端點,當上述輸出資料信號具有一低電壓位準時,根據上述輸入資料信號的變化將上述輸出資料信號設定為一低電壓位準,其中上述位準設定電路包括一第一NMOS電晶體以及一第二NMOS電晶體,上述第二NMOS電晶體具有一源極耦接至接地端以及一汲極藉由上述第一NMOS電晶體耦接至上述輸出反相器之上述輸出端點,且上述第一NMOS電晶體係根據一閂鎖信號導通,上述第二NMOS電晶體係根據上述輸入資料信號導通。 2.如申請專利範圍第1項所述之位準移位電路,其中上述閂鎖具有互相串聯之二反相器。 3.如申請專利範圍第2項所述之位準移位電路,其中上述閂鎖具有四個MOS電晶體,且上述閂鎖為一CMOS正反器型閂鎖。 4.如申請專利範圍第2項所述之位準移位電路,其中上述閂鎖包括二PMOS電晶體分別插入於上述二反相器以及一電源電壓之間,其中上述閂鎖共具有六個MOS電晶體,且上述閂鎖為一CMOS正反器型閂鎖。 5.如申請專利範圍第2項所述之位準移位電路,其中上述閂鎖包括二PMOS電晶體分別插入於上述二反相器以及一電源電壓之間,以及二NMOS電晶體分別插入於上述二反相器以及接地端之間,其中上述閂鎖共具有八個MOS電晶體,且上述閂鎖為一CMOS正反器型閂鎖。 6.如申請專利範圍第1項所述之位準移位電路,其中上述閂鎖以及上述輸出反相器包括一電晶體,該電晶體係藉由一高電壓電源所供給驅動,該高電壓電源高於上述第一位準,且上述第二位準高於上述第一位準。 7.如申請專利範圍第1項所述之位準移位電路,可用於一半導體裝置,其使用具有上述第一位準以及上述第二位準之二電源供給電壓。 8.如申請專利範圍第7項所述之位準移位電路,其中上述半導體裝置為快閃記憶體。 9.一種位準移位電路,用以當具有一第一位準之一資料輸入信號儲存於一閂鎖後,透過一輸出反相器輸出具有一第二位準之一資料輸出信號,其中上述位準移位電路包括:一位準設定電路,耦接至上述輸出反相器之一輸出端點,當上述輸出資料信號具有一低電壓位準時,根據上述輸入資料信號的變化將上述輸出資料信號設定為一低電壓位準,其中上述位準設定電路包括一NMOS電晶體以及一第一反相器,上述第一反相器係藉由


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