用於無凸塊增層(BBUL)封裝的具有無凸塊晶粒封裝介面之封裝半導體晶粒 PACKAGED SEMICONDUCTOR DIE WITH BUMPLESS DIE-PACKAGE INTERFACE FOR BUMPLESS BUILD-UP LAYER (BBUL) P
申請人· 英特爾股份有限公司 INTEL CORPORATION 美國 US


專利信息

專利名稱 用於無凸塊增層(BBUL)封裝的具有無凸塊晶粒封裝介面之封裝半導體晶粒
公告號 I517311
公告日 2016/01/11
證書號 I517311
申請號 2012/11/15
國際專利分類號
公報卷期 43-02
發明人 馬拉卡 布拉默 MALATKAR, PRAMOD; 鄭永康 TEH, WENG HONG; 格柴克 約翰 GUZEK, JOHN S.; 杉克曼 羅伯特 SANKMAN, ROBERT
申請人 英特爾股份有限公司 INTEL CORPORATION 美國 US
代理人 林志剛
優先權 世界智慧財產權組織 PCT/US11/65269 20111215
參考文獻 US2009/0250803A1; US2011/0254124A1
審查人員 湯欽全

專利摘要

說明具有無凸塊晶粒封裝介面之封裝半導體晶粒以及製造方法。舉例而言,半導體封裝包含基底,基底具有設有最低層複數導電通孔的連接盤側。半導體晶粒嵌入於基底中以及具有最上層導線,這些導線中之一直接耦合至基底的最低層複數導電通孔的導電通孔。在另一實施例中,半導體封裝包含基底,基底具有設有最低層複數導電通孔的連接盤側。半導體晶粒嵌入於基底中以及具有最上層導線,而以導電通孔層配置在其上。這些導線中至少之一直接耦合至半導體晶粒的導電通孔,半導體晶粒的導電通孔直接耦合至基底的最低層複數導電通孔的導電通孔。


專利範圍

1.一種半導體封裝,包括:基底,具有設有最低層複數個導電通孔的連接盤側;以及半導體晶粒,嵌入於該基底中,該半導體晶粒具有最上層複數導線,其中,該複數導線中至少之一直接耦合至該基底的該最低層複數導電通孔中的導電通孔。 2.如申請專利範圍第1項之半導體封裝,其中,該基底包括基底介電層,該基底介電層將該導電通孔封裝於內,且該基底介電層配置在該導線的至少一部份之上。 3.如申請專利範圍第1項之半導體封裝,又包括:配置成相鄰於該導線之圖型化感光鈍化膜。 4.如申請專利範圍第1項之半導體封裝,其中,該基底是無凸塊增層(BBUL)基底。 5.如申請專利範圍第1項之半導體封裝,其中,該基底是無核心基底。 6.如申請專利範圍第1項之半導體封裝,其中,該導電通孔及該導線包括銅且在該基底與該半導體晶粒之間形成無凸塊介面。 7.一種半導體封裝,包括:基底,具有設有最低層複數導電通孔之連接盤側;以及半導體晶粒,嵌入於該基底中,該半導體晶粒具有最上層複數導線,而以導電通孔層設於該最上層複數導線上,其中,該複數導線中至少之一直接耦合至該半導體晶粒的導電通孔,該半導體晶粒的該導電通孔直接耦合至該基底的該最低層複數導電通孔中的導電通孔。 8.如申請專利範圍第7項之半導體封裝,其中,該基底包括基底介電層,該基底介電層將該基底的該導電通孔封裝於內但未將該半導體晶粒的該導電通孔封裝於內。 9.如申請專利範圍第8項之半導體封裝,其中,該基底介電層是感光的。 10.如申請專利範圍第7項之半導體封裝,又包括:配置成相鄰於該半導體晶粒的該導電通孔之鈍化膜。 11.如申請專利範圍第7項之半導體封裝,其中,該半導體晶粒的該導電通孔與該基底的該導電通孔自行對準。 12.如申請專利範圍第7項之半導體封裝,其中,該基底是無凸塊增層(BBUL)基底。 13.如申請專利範圍第7項之半導體封裝,其中,該基底是無核心基底。 14.如申請專利範圍第7項之半導體封裝,其中,該基底的該導電通孔、該半導體晶粒的該導電通孔、及該導線包括銅且在該基底與該半導體晶粒之間形成無凸塊介面。 15.一種半導體封裝,包括:基底,包含設有最低層複數導電通孔之連接盤側;以及基底介電層,將該層複數導電通孔封裝於內;及半導體晶粒,嵌入於該基底中,該半導體晶粒包含:最上層複數導線,其中,該複數導線中至少之一直接耦合至該基底的該最低層複數導電通孔的導電通孔;以及共


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專利資訊及圖示來源: 中華民國專利資訊檢索系統