具有非嵌入式場絕緣體及場絕緣體上之較薄電極的三閘電晶體結構 TRIGATE TRANSISTOR STRUCTURE WITH UNRECESSED FIELD INSULATOR AND THINNER ELECTRODES OVER THE FIELD
申請人· 英特爾股份有限公司 INTEL CORPORATION 美國 US


專利信息

專利名稱 具有非嵌入式場絕緣體及場絕緣體上之較薄電極的三閘電晶體結構
公告號 I517364
公告日 2016/01/11
證書號 I517364
申請號 2014/06/03
國際專利分類號
公報卷期 43-02
發明人 哈頓朵夫 麥可 HATTENDORF, MICHAEL; 珮西 派格炎斯 PATHI, PRAGYANSRI; 哈波 麥可 HARPER, MICHAEL K.
申請人 英特爾股份有限公司 INTEL CORPORATION 美國 US
代理人 林志剛
優先權 世界智慧財產權組織 PCT/US13/47871 20130626
參考文獻 US2009/0108358A1
審查人員 林弘恩

專利摘要

有關具有MOSFETs之積體電路、併入此積體電路之系統、及用於形成它們的方法被討論,該MOSFETs在ICs的場絕緣體之上具有非嵌入式場絕緣體及較薄的電極。


專利範圍

1.一種積體電路裝置,包括:半導體導柱,設置在基板的裝置區域之上,該半導體導柱具有基底部分及鰭片部分;場絕緣體,設置在該基板的場區域之上且鄰接該半導體導柱的基底部分;閘極電極,於該裝置區域中耦接至該半導體導柱之鰭片部分,且於該場區域中設置在該場絕緣體之上,其中該閘極電極具有在該裝置區域之上的第一深度及少於該第一深度而在該場區域之上的第二深度;源極電極,於該裝置區域中耦接至該半導體導柱的鰭片部分,且於該場區域中設置在該場絕緣體之上,其中該接觸電極在該裝置區域之上具有第三深度及在該場區域之上具有少於該第三深度的第四深度;及汲極電極,於該裝置區域中耦接至該半導體導柱的鰭片部分,且於該場區域中設置在該場絕緣體之上,其中該接觸電極在該裝置區域之上具有第三深度及在該場區域之上具有少於該第三深度的第四深度,其中該半導體導柱的鰭片部分包括一毗連該閘極電極之通道區域、及在該通道區域的相反兩側上之源極區域與汲極區域,其中該源極區域係毗連該源極電極,且其中該汲極區域係毗連該汲極電極。 2.如申請專利範圍第1項之積體電路裝置,其中該場絕緣體在第一高度於該基板的表面上方具有一頂部表面,其中該半導體導柱的鰭片部分在第二高度於該基板的表面上方具有一頂部表面,且其中該第一高度係實質上等於該第二高度。 3.如申請專利範圍第1項之積體電路裝置,其中該場絕緣體在第一高度於該基板的表面上方具有一頂部表面,其中該半導體導柱的鰭片部分在第二高度於該基板的表面上方具有一底部表面、及在第三高度於該基板的表面上方具有一頂部表面,且其中該第一高度係大於該第二高度與該第三高度之間的中點或大於由該第二高度至該第三高度之30%高度的至少一者。 4.如申請專利範圍第1項之積體電路裝置,另包括:共形氧化物絕緣體層,於該半導體導柱的基底部分與該場絕緣體之間,並與該半導體導柱及的基底部分接觸;及共形氮化物絕緣體層,於該半導體導柱的基底部分與該場絕緣體之間,並與該第一共形絕緣體層及該場絕緣體接觸。 5.如申請專利範圍第1項之積體電路裝置,另包括:接觸電極,於該裝置區域中耦接至該半導體導柱的鰭片部分,且於該場區域中設置在該場絕緣體之上,其中該接觸電極在該裝置區域之上具有第三深度及在該場區域之上具有少於該第三深度的第四深度。 6.如申請專利範圍第1項之積體電路裝置,另包括:閘極電介質,設置於該閘極電極與該半導體導柱的鰭片部分之間,其中該


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專利資訊及圖示來源: 中華民國專利資訊檢索系統